Intel Core2 Duo und Core2 Extreme - 5/18
24.07.2006 by doelf
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Smart Memory Access
Ein Punkt, bei dem AMD bisher glänzen konnte, ist der Speicherzugriff. Dank des in der CPU integrierten Speichercontrollers sparten sich die Texaner den Umweg über den Chipsatz und konnten die maximal möglichen Speicherbandweiten gut ausnutzen. Intel möchte diesen Vorteil des Mibewerbers durch optimierte Lese- und Schreibzugriffe (Load/Store) ausgleichen.
Eine Limitierung der Out Of Order Execution ist, daß die Befehle zwar in einer optimierten Reihenfolge ausgeführt werden, die CPU aber nur bedingt erkennen kann, welche Befehle zusammenhängen und welche nicht. Wenn die Zieladresse eines Lese- oder Schreibzugriffes noch nicht bekannt ist, kann keine Optimierung der Befehle vorgenommen werden, da die Gefahr besteht, daß Daten gelesen werden bevor sie geschrieben wurden. Um unnötige Wartezyklen vermeiden zu können, wäre es allerdings erstrebenswert, die Lesezugriffe vorzuziehen. Doch wie soll der Prozessor erkennen, welche Zugriffe voneinander abhängig sind und welche nicht?
Intel nennt die Lösung "Memory Disambiguation". Diese Technologie wägt anhand intelligenter Algorithmen ab, ob die Lesezugriffe von den Schreibzugriffen abhängig sind oder nicht. Danach werden die Zugriffe mit der höchst möglichen Parallelisierung ausgeführt. Sollte sich zeigen, daß der Prozessor falsch spekuliert hat, werden die fehlerhaften Daten neu geladen und die Datenkohärenz bleibt erhalten.
Folgendes Beispiel zeigt, wie der Lesevorgang 4 vorgezogen und zuerst ausgeführt wird:
Zudem besitzen die Prozessoren der Core Mikroarchitektur "Advanced Prefetcher", welche Daten in den Cache laden, bevor diese benötigt werden. Dadurch läd die CPU die Daten vermehrt aus dem Cache, statt sie aus dem Speicher holen zu müssen. Da zumindest der Conroe über 4 MByte L2-Cache verfügt, kann diese Technik die wahren Latenzen der Speicherzugriffe verwischen oder - wie Intel es formuliert - verstecken. Intel verwendet zwei Daten-Prefetcher pro L1-Cache sowie zwei weitere für den L2-Cache, hinzu kommen zwei Befehls-Prefetcher, also einer je Kern.
Advanced Smart Cache
Im Gegensatz zu den Pentium D Prozessoren mit Smithfield oder Presler Kern und AMDs Athlon 64 X2 teilen sich die beiden Kerne des Allendale und Conroe einen gemeinsamen L2-Cache. Dies hat entscheidende Vorteile: Zum einen kann sich jeder Kern soviel L2-Cache sichern, wie er gerade benötigt, zum anderen hat jeder Prozessorkern Zugriff auf alle im L2-Cache befindlichen Daten. Hierzu zwei Beispiele:
- Ist nur ein Kern aktiv, so steht diesem Kern der komplette L2-Cache zur Verfügung. Bei einer Architektur mit getrennten Caches würde die Hälfte des L2-Caches hingegen brachliegen.
- Liegen Daten im L2-Cache eines CPU-Kernes, kommt der zweite Kern bei getrennten Caches nicht an diese heran. Er muß sie somit via Chipsatz aus dem Arbeitsspeicher anfordern, was natürlich viel mehr Zeit in Anspruch nimmt.
Das zweite Beispiel zeigt allerdings noch ein weiteres Problem getrennter Caches auf: Es ist nicht unwahrscheinlich, daß am Ende identische Daten in beiden L2-Caches zu finden sind und somit doppelt soviel Platz verbrauchen. Auch wenn diese drei Punkte für Prozessoren mit lediglich zwei CPU-Kernen noch nicht so kritisch erscheinen, wachsen die Nachteile mit jedem weiteren Kern an. In Hinblick auf die kommenden Quad-Core Prozessoren ist der Advanced Smart Cache auf jeden Fall eine gute Investition in die Zukunft - auch wenn der für den Jahreswechsel geplante Kentsfield zwei Conroe-Kerne verwenden und somit über zwei L2-Caches verfügen wird.
Im Gegensatz zum L2-Cache verfügen die beiden CPU-Kerne auch weiterhin über einen eigenen L1-Cache. Dieser setzt sich jeweils aus einem 32 KByte großen Ausführungs-Cache und einen ebenfalls 32 Bit großen Daten-Cache zusammen. Intels erster Dual-Core Kern mit gemeinsamen L2-Cache war, wie gesagt, der Yonah (Core Duo).
Advanced Digital Media Boost
Mit dem "Advanced Digital Media Boost" will Intel seiner Befehlssatzerweiterung SSE (Streaming Single Instruction Multiple Data Extensions) Beine machen. Die vierte SSE-Generation, welche Intel mit der Core Mikroarchitektur einführt, erweitert den Befehlssatz um 16 neue Instruktionen. Eigentlich hatte jeder erwartet, daß Intel die neue Ausbaustufe des Befehlssatzes auf den Namen SSE4 taufen würde, doch bisher blieb diese Erweiterung namenlos. Wir verwenden in diesem Artikel dennoch die Bezeichnung SSE4, um dieses Unterscheidungsmerkmal kennzuzeichnen.
Doch nicht die neuen Instruktionen, sondern die 128 Bit breiten SSE-Einheiten machen den Unterschied. Sowohl die Netburst Prozessoren als auch die bisherigen Pentium M Modelle mußten eine 128 Bit Berechnung in zwei Schritten ausführen. Zunächst wurden die unteren 64 Bit, im Anschluß dann die oberen 64 Bit berechnet, das Ergebnis lag daher erst nach zwei Taktzyklen vor. Die Core Mikroarchitektur bietet einen 128 Bit breiten Datenpfad und kann solche Operationen nun in einem Schritt bearbeiten, also quasi in der halben Zeit.
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